低延迟以太网 10G MAC 用户指南

低延迟以太网 10G MAC用户指南 针对 Intel® Quartus® Prime设计套件的更新： 16.1 订阅 反馈 UG-01144 | 2016.10.31 官网最新文档： PDF | HTML 内容 1. 关于低延迟以太网 10G MAC5 1.1. 特性 .6 1.1.1. LL Ethernet 10G MAC和 Legacy 10-Gbps Ethernet MAC.6 1.2. 发布信息 8 1.3. 器件系列支持 9 1.3.1. 定义：器件支持等级 9 1.4. 性能和资源利用 10 1.4.1. 资源利用 10 1.4.2. TX和 RX延迟 .10 2. 启用 12 2.1. Intel FPGA IP核介绍 .12 2.2. IP核安装和授权 .13 2.3. 生成 IP核（ Quartus Prime Pro Edition） 13 2.4. 所生成文件 .15 2.5. 仿真 Intel FPGA IP核 .15 2.6. 创建 SignalTap II调试文件以匹配设计层次 .16 2.7. LL Ethernet 10G MAC IP核的参数设置 16 2.8. 更新 LL以太网 10G MAC IP核 18 2.9. LL以太网 10G MAC IP核的设计考量 .19 2.9.1. 从 Legacy Ethernet 10G MAC移植到 LL Ethernet 10G MAC19 2.9.2. 时序约束 19 3. 功能性说明 .21 3.1. 体系结构 21 3.2. 接口 .21 3.3. 帧类型 .23 3.4. TX数据路径 24 3.4.1. 填充字节插入 24 3.4.2. 地址插入 24 3.4.3. CRC-32插入 24 3.4.4. XGMII封装 26 3.4.5. 数据包间间隙生成和插入 .26 3.4.6. XGMII传输 27 3.4.7. 单向特性 27 3.4.8. TX时序图 28 3.5. RX数据路径 .31 3.5.1. XGMII解封装 .32 3.5.2. CRC检查 .32 3.5.3. 地址检查 32 3.5.4. 帧类型检查 .33 3.5.5. 长度检查 33 3.5.6. CRC和填充字节移除 .34 3.5.7. 上溢处理 34 3.5.8. RX时序图 35 内容 低延迟以太网 10G MAC用户指南 2 3.6. 流程控制 .36 3.6.1. IEEE 802.3流程控制 36 3.6.2. 基于优先级的流程控制 .38 3.7. 复位要求 39 3.8. PHY支持 .39 3.8.1. 10GBASE-R寄存器模式 40 3.9. XGMII错误处理（链路故障） 41 3.10. IEEE 1588v2.42 3.10.1. 体系结构 44 3.10.2. TX数据路径 44 3.10.3. RX数据路径 45 3.10.4. 帧格式 .45 4. 配置寄存器 .49 4.1. 寄存器映射 .49 4.1.1. 将 10-Gbps以太网 MAC寄存器映射到 LL以太网 10G MAC寄存器 49 4.2. 寄存器访问 .52 4.3. 主 MAC地址 .52 4.4. MAC复位控制寄存器 .54 4.5. TX_Configuration和 Status寄存器 .54 4.6. 流程控制寄存器 56 4.7. 单向控制寄存器 58 4.8. RX配置和状态寄存器 58 4.9. 时间戳寄存器 62 4.9.1. 计算时序调整 63 4.10. ECC寄存器 .65 4.11. 统计寄存器 .66 5. 接口信号 70 5.1. 时钟和复位信号 70 5.2. 速度选择信号 71 5.3. 纠错信号 72 5.4. 单向信号 72 5.5. Avalon -MM编程信号 72 5.6. Avalon -ST数据接口 .73 5.6.1. Avalon -ST TX数据接口信号 .73 5.6.2. Avalon -ST RX数据接口信号 .73 5.6.3. Avalon -ST数据接口时钟 74 5.7. Avalon -ST流程控制信号 75 5.8. Avalon -ST状态接口 .76 5.8.1. Avalon -ST TX状态信号 .76 5.8.2. Avalon -ST RX状态信号 .77 5.9. PHY侧接口 .78 5.9.1. XGMII TX信号 78 5.9.2. XGMII RX信号 .80 5.9.3. GMII TX信号 .81 5.9.4. GMII RX信号 .81 5.9.5. MII TX信号 83 内容 低延迟以太网 10G MAC用户指南 3 5.9.6. MII RX信号 .83 5.10. IEEE 1588v2接口 .84 5.10.1. IEEE 1588v2出口（ Egress） TX信号 .84 5.10.2. IEEE 1588v2入口（ Ingress） RX信号 87 5.10.3. IEEE 1588v2接口时钟 88 A. 低延迟以太网 10G MAC用户指南存档 89 B. 低延迟以太网 10G MAC用户指南文档修订历史 .90 内容 低延迟以太网 10G MAC用户指南 4 1. 关于低延迟以太网 10G MAC 低延迟（ LL）以太网 10G（ 10GbE）介质访问控制器（ MAC） IP核是一个采用 IEEE 802.3-2008规范的可配置组件。要在 Intel FPGA器件中构建完整的以太网子系统并将其连接到 外部器件，可使用 LL Ethernet 10G MAC IP核和 Intel FPGA PHY IP核，如软核 XAUI PHY或 任何支持的 PHY。 下图显示为采用 LL以太网 10G MAC IP核的系统。 图 1. LL Ethernet 10G MAC的典型应用 ClientModule FPGA Device External PHYInterfaceAvalon-ST XGMII/GMII/MII 10M/100M/ LL 10GbE MAC PHY Serial Interface 相关链接 低延迟以太网 10G MAC用户指南存档 (第 89页 ) 提供了 Low Latency Ethernet 10G MAC IP核用户指南先前各版本的列表。 UG-01144 | 2016.10.31 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel s standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 Registered 1.1. 特性 • 5种操作模式中的全双工 MAC： 10G、 1G/10G、 1G/2.5G、 1G/2.5G/10G、 1G/ 2.5G/5G/10G (USXGMII)、和 10M/100M/1G/10G。 • 所选操作模式的 3种变形：仅 MAC Tx模块，仅 MAC Rx模块，以及 MAC Tx和 MAC Rx模 块。 • 接口： — Client-side— 32-bit Avalon® -ST接口。 — PHY-side— 32-bit XGMII用于 10GbE， 16-bit GMII用于 2.5GbE， 8-bit GMII用于 1GbE，或 4-bit MII用于 10M/100M。 — 管理— 32-bit Avalon -MM接口。 • 虚拟局域网（ VLAN）和堆栈式 VLAN标签帧解码（ type h8100）。 • TX数据路径上的循环冗余代码（ CRC） -32计算和插入。 RX数据路径上的可选 CRC检查和转 发。 • 赤字空闲计数器（ DIC）通过平均包间距（ IPG， inter-packet gap）实现 LAN应用性能优 化。 • TX和 RX数据路径上的可选统计收集。 • TX和 RX数据帧最大可编程长度多达 64 Kbytes（ KB）。 • 可编程混杂（透明）模式。 • TX数据路径上的可选 padding插入和 RX数据路径上的终止。 • 利用暂停帧（ pause frame）的以太网流程控制。 • 由 IEEE 1588v2标准指定的可选时间戳（ timestamping）用于下列配置： — 采用 10GBASE-R PHY IP核的 10 GbE MAC — 采用 1G/10GbE PHY IP核的 1G/10GbE MAC — 采用 1G/2.5G/10GbE Multi-rate Ethernet PHY IP核的 1G/2.5GbE MAC — 采用 10M-10GbE PHY IP核的 10M/100M/1G/10GbE MAC • 10G操作模式的可选功能： — IEEE 802.3（第 66条）规定的单向特性。 — 具有可编程暂停量（ pause quanta）并基于优先级的流程控制（ PFC）。 PFC支持 2至 8 个优先列队。 — TX和 RX数据路径上的前导码直通模式（ Preamble passthrough mode）支持客户帧中 的用户定义前导码。 — TX和 RX数据路径上的 10GBASE-R寄存器模式使能低延迟。 • 设计实例的动态生成。 • 支持 OpenCore Plus功能。 1.1.1. LL Ethernet 10G MAC和 Legacy 10-Gbps Ethernet MAC Legacy 10-Gbps Ethernet MAC IP核的当前用户可参考下表移植到 LL Ethernet 10G MAC IP 核。 1. 关于低延迟以太网 10G MAC UG-01144 | 2016.10.31 低延迟以太网 10G MAC用户指南 6 表 1. 性能比较 性能 LL 10GbE MAC Legacy 10GbE MAC 操作模式 10G、 1G/10G、 10M/100M/1G/10G、 1G/2.5G、 1G/2.5G/10G、 1G/ 2.5G/5G/10G 10G、 1G/10G、 10M/100M/1G/10G 器件支持 (1) Arria 10、 Arria V、 Stratix 10、 Stratix V Arria V、 Arria II、 Cyclone V、 Cyclone IV、 Stratix V、 Stratix IV 操作频率 • 312.5 MHz • 322.265625 MHz（ 10GBASE-R寄存 器模式已使能） • 156.25MHz 延迟（ TX + RX） • 60.8 ns（ 10G MAC ) • 356.8 ns（ 1G MAC） • 140.8 ns（ 10G MAC） • 422.4 ns（ 1G MAC） 资源利用 1600 ALMs、 2400 ALUTs、 2800寄存器 （ 10G且所有选项禁用） 2300 ALMs、 3100 ALUTs、 4400 Registers、 2 M20Ks（ 10G且所有选项禁 用） Avalon-ST接口数据宽度 • 32 bits • 64 bits，使能对 legacy MAC的向下兼 容性时。 • 64 bits XGMII数据宽度 • 32 bits • 对 legacy MAC的向下兼容性支持。 • 64 bits 配置寄存器 • 10-bit地址总线 • 对 legacy MAC的向下兼容性支持。 • 13-bit地址总线 错误检测和校正（ ECC） 支持 不支持 10GBASE-R寄存器模式 支持 不支持 96-bit和 64-bit ToD时钟格式 支持 不支持 可编程 IPG 支持 不支持 相关链接 Intel低延迟以太网 10G MAC IP核移植指南 提供更多关于从传统 10G以太网 MAC IP核移植到低延迟以太网 10G MAC IP核的信息。 (1) 器件支持取决于操作模式。请参阅具体用户指南获得详细信息。 1. 关于低延迟以太网 10G MAC UG-01144 | 2016.10.31 低延迟以太网 10G MAC用户指南 7 1.2. 发布信息 表 2. LL Ethernet 10G MAC IP核的发布信息 项目 说明 版本 16.1 发布日期 2016年 10月 订购代码（不具备 IEEE 1588v2功能） IP-10GEUMAC 订购代码（具备 IEEE 1588v2功能） IP-10GEUMACF 供应商 ID 6AF7 Intel验证当前版本的 Quartus® Prime软件是否对每个 MegaCore功能先前的版本进行了编译， 但前提是先前发布的版本中有 MegaCore功能。此验证中的任何异常都在 MegaCore IP Library Release Notes and Errata 中进行报告。 Intel不验证比前一个版本 MegaCore功能更早的编 译。 相关链接 • MegaCore IP库发布说明和勘误 • 知识库中低延迟以太网 10G MAC MegaCore功能勘误 1. 关于低延迟以太网 10G MAC UG-01144 | 2016.10.31 低延迟以太网 10G MAC用户指南 8 1.3. 器件系列支持 IP核为 Intel FPGA器件系列提供下列支持。 表 3. LL Ethernet 10G MAC的器件系列支持 器件系列 支持 最小速度等级 具备 1588功能 不具备 1588功能 Stratix® 10 初步 — -I3， -C3 Arria® 10 初步 -I2， -E2 -I3， -E3 Stratix V 最终 -I3， -C3 -I4， -C4 Arria V 最终 -I3， -C3 -I4， -C4 下列表格罗列了可能的配置及其所支持的器件： 表 4. 器件系列支持的各种配置 配置 Arria V Arria 10 Stratix V Stratix 10 采用 10GBASE-R PHY的 10G MAC Arria V GZ — 支持 — 采用 10GBASE-R PHY和 IEEE 1588v2的 10G MAC Arria V GZ — 支持 — 采用 Arria 10 Transceiver Native PHY预设的 10G MAC： 10GBASE-R、 10GBASE-R低延迟、 10GBASE- R寄存器模式和 10GBASE-R w/KR-FEC — 支持 — — 采用 Stratix 10 Transceiver Native PHY预设的 10G MAC： 10GBASE-R — — — 支持 采用 1G/2.5G/10G多倍速以太网 PHY的 1G/2.5G/10G MAC — 支持 — — 采用 1G/2.5G/5G/10G（ USXGMII）多倍速以太网 PHY 连接外部 NBASE-T PHY的 1G/2.5G/5G/10G (USXGMII) MAC — 支持 — — 采用 1G/2.5G多倍速以太网 PHY的 1G/2.5G MAC Arria V GX/GT/SX/ST 支持 — — 采用 2.5G多倍速以太网 PHY的 1G/2.5G MAC 10M/100M/1G/10G MAC Arria V GZ 支持 支持 — 采用 IEEE 1588v2的 10M/100M/1G/10G MAC Arria V GZ 支持 支持 — 采用背板以太网 10GBASE-KR PHY的 10M/ 100M/1G/10G MAC Arria V GZ 支持 支持 — 采用 1G/10GbE PHY IP核和 IEEE 1588v2的 10M/ 100M/1G/10G MAC Arria V GZ 支持 支持 — 1.3.1. 定义：器件支持等级 Intel FPGA IP核为 Intel FPGA器件系列提供如下支持： • 初步支持 — Intel通过该器件系列的初步时序模型验证 IP核。即使 IP核满足所有功能性要求， 仍需要对此器件系列进行时序分析。在生产设计中谨慎使用此 IP核。 • 最终支持 — Intel通过该器件系列的最终时序模型验证 IP核。此 IP核满足该器件系列的所有功 能性要求和时序要求。此 IP核已预备用于生产设计。 1. 关于低延迟以太网 10G MAC UG-01144 | 2016.10.31 低延迟以太网 10G MAC用户指南 9 1.4. 性能和资源利用 1.4.1. 资源利用 以下数据是针对商用 Stratix V，通过 Quartus Prime软件编译 LL 10GbE MAC而作出关于操作 模式（除 1G/2.5G外）的估算。对于 1G/2.5G，目标器件为 Arria 10。这些估算由布局布线生 成，并不包括虚拟 I/O。 表 5. LL以太网 10G MAC 的资源利用 MAC设置 ALMs ALUTs 逻辑寄存器 存储器模块 （ M20K） 操作模式 已使能选项 10G 无 1,600 2,400 2,800 0 10G 基于存储器的统计计数器。 2,100 3,200 3,900 4 1G/2.5G 补充地址（ Supplementary address）。 基于存储器的统计计数器。 2600 3750 4950 5 1G/2.5G 补充地址。 基于存储器的统计计数器。 时间戳（ Timestamping）。时刻（ Time of day）： 96b和 64b。 4900 7050 11250 20 1G/2.5G/10G 补充地址。 基于存储器的统计计数器。 2800 3950 5700 4 10M/ 100M/1G/10G 基于存储器的统计计数器。 2,600 3,900 5,000 4 10M/ 100M/1G/10G 时间戳 基于存储器的统计计 数器。 时刻： 96b和 64b。 5,100 7,200 11,700 19 时刻： 96b 4,900 6,900 11,000 18 时刻格式： 64b 4,300 6,200 10,200 15 10M/ 100M/1G/10G 全部选项已使能，除了保持与 legacy Ethernet 10G MAC兼容性的选项。 5,400 7,600 12,200 27 1.4.2. TX和 RX延迟 TX和 RX延迟值基于下列定义和假设： • TX延迟是数据帧从 Avalon -ST接口移动到 PHY侧接口所消耗的时间。 • RX延迟是数据从 PHY侧接口移动到 Avalon -ST接口所消耗的时间。 • Avalon -ST TX和 RX接口中无背压。 • 禁用 Legacy Ethernet 10G MAC interfaces下所有支持 legacy MAC兼容性的选项。 表 6. TX和 RX延迟值 这些值仅为 MAC延迟，不包括 PHY延迟。这些值适用于所有支持的器件系列。 MAC操作模式 速度 延迟（ ns） TX RX 总计 10G 10 Gbps 22.4 38.4 60.8 1G/10G 1 Gbps 79.2 277.6 356.8 继续 . 1. 关于低延迟以太网 10G MAC UG-01144 | 2016.10.31 低延迟以太网 10G MAC用户指南 10 MAC操作模式 速度 延迟（ ns） TX RX 总计 1G/2.5G/10G 1 Gbps 858.6 169.5 1028.1 1G/2.5G/10G 2.5 Gbps 329.5 80.5 410 1G/2.5G/10G 10 Gbps 48 32 80 1G/2.5G 1 Gbps 827.5 190.2 1017.6 1G/2.5G 2.5 Gbps 310 106.1 416 10M/100M/1G/10G 10 Mbps 1,952.8 27,215.2 29,168 10M/100M/1G/10G 100 Mbps 232.8 2,735.2 2,968 1. 关于低延迟以太网 10G MAC UG-01144 | 2016.10.31 低延迟以太网 10G MAC用户指南 11 2. 启用 本章节概述了 Intel FPGA IP核设计流程，以助于快速着手 LL以太网 10G MAC。 2.1. Intel FPGA IP核介绍 Intel以及战略 IP伙伴为 Intel FPGA器件提供最佳可配置 IP核的广泛组合。 Quartus Prime软件安装包括 Intel FPGA IP库。将已优化和已验证 Intel FPGA IP核集成到设计 中，以缩短设计周期实现性能最大化。 Quartus Prime软件也支持来自其他源的 IP核集成。可使 用 IP Catalog（ Tools IP Catalog）有效参数化并生成用于定制 IP variation的综合及仿真 文件。 Intel FPGA IP库包含下列 IP核： • 基本功能 • DSP功能 • 接口协议 • 低功耗功能 • 存储器接口和控制器 • 处理器和外设 本文档提供在 Quartus Prime软件中参数化，生成，更新和仿真独立 IP核的基本信息。 图 2. IP Catalog Select to ParameterizeRight-Click for Details Search for Installed IP Filter IP byDevice UG-01144 | 2016.10.31 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel s standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 Registered 2.2. IP核安装和授权 Quartus Prime软件安装包括 Intel FPGA IP库。该库为您的产品提供有用的 IP核功能，且无需 额外许可证。该库中的某些 MegaCore® IP功能需要针对生产购买单独的许可证才能使用。 OpenCore®功能允许在 Quartus Prime软件中对用于仿真和编译的任意 Intel FPGA IP核进行评 估。满足功能性和性能要求后，访问 Self Service Licensing Center获取任意 Intel FPGA产品 的许可证编号。 Quartus Prime软件将 IP核安装于下列默认位置： 图 3. IP核的安装路径 intelFPGA(_pro*) quartus - Contains the Quartus Prime software ip - Contains the IP library and third-party IP cores altera - Contains the IP library source code - Contains the IP core source files 表 7. IP核安装位置 位置 软件 操作平台 :\intelFPGA_pro\quartus\ip\altera Quartus Prime Pro Edition Windows :\intelFPGA\quartus\ip\altera Quartus Prime Standard Edition Windows :/intelFPGA_pro/quartus/ip/altera Quartus Prime Pro Edition Linux :/intelFPGA/quartus/ip/altera Quartus Prime Standard Edition Linux 2.3. 生成 IP核（ Quartus Prime Pro Edition） 在参数编辑器中配置定制 IP variation。双击 IP Catalog中的任意组件启动参数编辑器。参数编辑 器允许为所选 IP核定义定制 variation。参数编辑器生成 IP variation并将相应 .ip 文件自动添 加到工程中。 2. 启用 UG-01144 | 2016.10.31 低延迟以太网 10G MAC用户指南 13 图 4. IP参数编辑器（ Quartus Prime Pro Edition） 查看 IP端口和参数详情 将预设参数应用于指定应用程序指定 IP Variation名称和目标器件 仅用于 Qsys Pro Systems 按照下列步骤在参数编辑器中定位，例化和自定义 IP variation： 1. 点击 Tools IP Catalog。要显示器件支持，例化位置，版本和文档链接的详细信息，请右 键点击 IP Catalog中的任意组件名称。 2. 要查找特定类型的组件，在 IP Catalog搜索框内键入组件的部分名或全名。例如，键入 memory 搜索存储器 IP组件，或键入 axi 搜索 IP名中带有 AXI的 IP组件。右键点击菜单显 示将过滤器应用于 IP Catalog。 3. 要启动参数编辑器，双击任意组件。为定制 IP variation指定一个顶层名称。参数编辑器将 IP variation设置保存在名为 .ip 的文件中。点击 OK。 IP variation名称或路 径中不能有空格。 4. 在参数编辑器中设置参数值并查看组件的结构框图。底部的 Parameterization Messages 选项卡显示 IP参数中的所有错误。 • 选择性的选择预置参数值（如果提供给您的 IP核）。对指定的应用，预置提供的初始参数 值。 • 指定用于定义 IP核功能性、端口配置和器件特定功能的参数。 • 指定在其他 EDA工具中处理 IP核文件的选项。 注意 : 请参阅相应的 IP核用户指南，了解特定 IP核参数信息 5. 点击 Generate HDL。显现 Generation对话框。 6. 指定输出文件生成选项，然后点击 Generate。根据您所指定生成综合和 /或仿真文件。 7. 要生成仿真测试台（ testbench），点击 Generate Generate Testbench System。 指定测试台生成选项，并点击 Generate。 2. 启用 UG-01144 | 2016.10.31 低延迟以太网 10G MAC用户指南 14 8. 要生成 HDL仿真模板以复制并粘贴到文本编辑器中，可点击 Generate Show Instantiation Template。 9. 点击 Finish。如果提示将代表 IP variation的文件添加到工程，点击 Yes。 10. 生成和安装您的 IP实例后，进行适当的管脚约束来连接端口。 注 意 : 某些 IP核根据 IP核参数生成各种 HDL实现。这些 IP核的底层 RTL有一个唯一的散列码 （ hash code）可避免不同 IP核 variation模块名称相互冲突。 IP生成器件，该唯一代 码始终与给定的 IP设置和软件版本保持一致。但如果编辑 IP核参数或更新 IP核版本， 此唯一代码就会发生改变。为避免仿真环境中对这些唯一代码的依赖性，请参阅 Generating a Combined Simulator Setup Script。 相关链接 • IP用户指南文档 • Intel FPGA IP发布笔记 2.4. 所生成文件 下表介绍工程目录中可能出现的生成文件和其他文件。由于设计可能通过 VHDL或 Verilog HDL创 建，因而 IP参数编辑器中显示指定生成文件的名称和类型会有所不同。 表 8. 所生成文件 扩展名 说明 .v 或 . vhd MegaCore功能 variation文件定义定制 MegaCore功能的 VHDL或 Verilog HDL说明。例化您 设计中该文件定义的实体。所以在 Quartus Prime软件中编译设计时请务必添加此文件。 .cmp MegaCore功能 variation的 VHDL组件声明文件。将此文件的内容添加到例化 MegaCore功能的 任何 VHDL体系结构。 .qsys MAC IP核设计的 Qsys文件。 .qip 包含用于 MegaCore功能 variation的 Quartus Prime工程信息。 .bsf MegaCore功能 variation的 Quartus Prime符号文件。在 Quartus Prime结构图编辑器中使用 该文件。 .sip 包含 Quartus Prime软件所需的 IP核库映射信息。在生成某些 Intel FPGA IP核的额同时， Quartus Prime软件会生成一个 . sip文件。必须将所生成的 .sip文件添加到工程中以用于 NativeLink仿真和 Quartus Prime存档器。 .spd 包含 MegaCore功能所需的一系列仿真文件。 2.5. 仿真 Intel FPGA IP核 Quartus Prime软件支持在指定 EDA仿真器中进行的 IP核 RTL仿真。 IP生成创建仿真文件，包 括每个 IP核的功能性仿真模块，测试台（或设计实例）以及供应商指定仿真器设置脚本。使用功能 性仿真模块和任意测试台或设计实例进行仿真。 IP生成输出可能还具有编译或运行测试台的脚本。 脚本中罗列了仿真 IP核所需的所有模块或库。 2. 启用 UG-01144 | 2016.10.31 低延迟以太网 10G MAC用户指南 15 Quartus Prime软件提供多个仿真器集成，并支持多个仿真流程，包括自定义脚本和仿真流程。无 论选择哪种流程， IP核仿真都涉及下列步骤： 1. 生成仿真模型，测试台（或设计实例）以及仿真器设置脚本文件。 2. 设置仿真器环境和仿真脚本。 3. 编译仿真模型库。 4. 运行仿真器。 2.6. 创建 SignalTap II调试文件以匹配设计层次 对于 Arria 10器件， Quartus Prime Standard Edition软件生成两个文件， build_stp.tcl 和 .xml。使用这些文件生成的 SignalTap® II文件具有与设计层次相匹配 的探测点。 这些文件储存在 Quartus Prime软件的 IP core Diretory/synth/debug/stp/目录 中。 使用 Quartus Prime软件综合您的设计。 1. 打开 Tcl控制台，点击 View Utility Windows Tcl Console。 2. 在 Tcl控制台中输入以下命令 : source /synth/debug/stp/build_stp.tcl 3. 要生成 STP文件，输入以下命令： main -stp_file .stp -xml_file.xml-mode build 4. 要将此 SignalTap II文件（ .stp）添加到您的工程，选择 Project Add/Remove Files in Project。然后编译您的设计。 5. 要编程 FPGA，点击 Tools Programmer。 6. 要开启 SignalTap II逻辑分析器，点击 Quartus Prime Tools SignalTap II Logic Analyzer。 软件生成脚本可能在 .stp 中没有分配 SignalTap II采样时 钟。因此， Quartus Prime软件自动创建一个称为 auto_stp_external_clock 的时钟 管脚。您需要手动将正确时钟信号替换为每个 STP实例的 SignalTap II采样时钟。 7. 重编译您的设计 8. 要观察您 IP核的状态，点击 Run Analysis。 可看到着红色的信号或 SignalTap II实例，表示不可用于您的设计。大多数情况下，可忽略这 些信号和实例。由于软件生成了较宽的总线而您的设计中并不包含这些实例。从而出现这类消 息。 2.7. LL Ethernet 10G M